Andes lance le cœur de processeur AX45MPV RISC-V avec Vector Extension 1.0

AX45MPV RISC core vector extension

Andes Technology a récemment annoncé la disponibilité générale du processeur AndesCore AX45MPV RISC-V qui s’appuie sur le processeur multicœur AX45MP et ajoute RISC-V Vector Extension 1.0.

Équipé d’un traitement vectoriel RISC-V et d’une capacité d’exécution parallèle, le nouveau cœur de processeur RISC-V cible les SoC traitant de grandes quantités de données pour des applications telles que l’ADAS, l’inférence et la formation de l’IA, l’AR/VR, le multimédia, la robotique et le traitement du signal.

Extension du vecteur de base AX45MPV RISC
Blocs fonctionnels CPU (à gauche) et bloc fonctionnel multicœur
Diagramme (à droite)

Principales caractéristiques et spécifications de l’AX45MPV :

  • Cœur de processeur à 8 étages double édition 64 bits dans l’ordre avec unité de traitement vectoriel (VPU) jusqu’à 1 024 bits – compatible avec l’extension RISC-V V (RVV) 1.0 + extensions personnalisées
  • Prend en charge des clusters jusqu’à 8 cœurs
  • Prise en charge du cache L2 et de la cohérence
  • Mémoire locale vectorielle (HVM) à large bande passante
  • Architecture du jeu d’instructions AndeStar V5 (ISA)
    • Conforme aux extensions RISC-V GCBPV
    • Extension des performances des Andes
    • Extension Andes CoDense pour un compactage supplémentaire de la taille du code
  • Extension personnalisée Andes (ACE) sous licence séparée pour des instructions scalaires et vectorielles personnalisées
  • Architecture 64 bits pour un espace mémoire supérieur à 4 Go
  • Prédication de branche pour accélérer le code de contrôle
  • Unité de gestion de la mémoire (MMU), protection de la mémoire physique (PMP) et attribut de mémoire physique (PMA) programmable
  • Contrôleur d’interruption de niveau plate-forme (PLIC) amélioré par Andes pour les événements système et les performances en temps réel
  • Prise en charge du Platform-level Interrupt Controller (PLIC) avec un arrangement d’interruptions préemptives
  • ECC ou Parité pour la protection contre les erreurs SRAM
  • Longueur du vecteur VPU (VLEN) et longueur du chemin de données configurables (DLEN)
  • Matériel StackSafe pour aider à mesurer la taille de la pile et à détecter les débordements/sous-débordements d’exécution
  • Configurations polyvalentes permettant de trouver un compromis entre la taille du cœur et les exigences de performances
  • PowerBrake et WFI (Wait For Interrupt) pour différentes occasions d’économie d’énergie

Merci à TLS pour le conseil.

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